| 探針臺(tái) |
2019-09-10 14:00 |
芯片測試工具運(yùn)用
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數(shù)字設(shè)計(jì)ic芯片流程 ^~od*:
前端設(shè)計(jì)的主要流程： 5{[0Clb)
1、 規(guī)格制定 wz=I+IN:
芯片規(guī)格: 芯片需要達(dá)到的具體功能和性能方面的要求 }Q_i#e(S
2、 詳細(xì)設(shè)計(jì) cPSpPx
就是根據(jù)規(guī)格要求，實(shí)施具體架構(gòu)，劃分模塊功能。 w4mL/j
3、 HDL編碼 MJoC*8QxM
使用硬件描述語言（vhdl Verilog hdl ）將功能以代碼的形式描述實(shí)現(xiàn)。換句話也就是說將實(shí)際的硬件電路功能通過HDL語言描述起來，形成RTL代碼(使用cadence軟件) ;'kH<Iq
4、 仿真驗(yàn)證 Z$@Nzza-
仿真驗(yàn)證就是檢驗(yàn)編碼設(shè)計(jì)的正確性，仿真驗(yàn)證工具Mentor公司的Modelsim，Synopsys的VCS，還有Cadence的NC-Verilog均可以對RTL級的代碼進(jìn)行設(shè)計(jì)驗(yàn)證？（使用Cadence或Modelsim或Synopsys的VCS等軟件） x$ * OglaS
5、 STA FS0SGB o
Static Timing Analysis（STA），靜態(tài)時(shí)序分析，屬于驗(yàn)證范疇，它主要是在時(shí)序上對電路進(jìn)行驗(yàn)證，檢查電路是否存在建立時(shí)間（setup time）和保持時(shí)間（hold time）的違例（violation）。一個(gè)寄存器出現(xiàn)這兩個(gè)時(shí)序違例時(shí)，是沒有辦法正確采樣數(shù)據(jù)和輸出數(shù)據(jù)的，所以以寄存器為基礎(chǔ)的數(shù)字芯片功能肯定會(huì)出現(xiàn)問題。（Synopsys的Prime Time） sj~'.Zs%
6、 形式驗(yàn)證 @nK 08Kj-
是驗(yàn)證范疇，它是從功能上（STA是時(shí)序上）對綜合后的網(wǎng)表進(jìn)行驗(yàn)證。常用的就是等價(jià)性檢查方法，以功能驗(yàn)證后的HDL設(shè)計(jì)為參考，對比綜合后的網(wǎng)表功能，他們是否在功能上存在等價(jià)性。這樣做是為了保證在邏輯綜合過程中沒有改變原先HDL描述的電路功能。（形式驗(yàn)證工具有Synopsys的Formality） ZhU2z*qN#
從設(shè)計(jì)程度上來講，前端設(shè)計(jì)的結(jié)果就是得到了芯片的門級網(wǎng)表電路 i|e-N?l
Backend design flow后端設(shè)計(jì)流程： Rz<fz"/2<
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