| 探針臺(tái) |
2020-04-02 11:49 |
數(shù)字芯片設(shè)計(jì)流程
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數(shù)字芯片設(shè)計(jì)流程 =CFjG)L
前端設(shè)計(jì)的主要流程： Gt*<Awn8
規(guī)格制定 9YI@c_1 Q
芯片規(guī)格: 芯片需要達(dá)到的具體功能和性能方面的要求 q( qm3OxYo
詳細(xì)設(shè)計(jì) t#.}0Te7
就是根據(jù)規(guī)格要求，實(shí)施具體架構(gòu)，劃分模塊功能。 }p?,J8=-
HDL編碼 9\Gk)0
使用硬件描述語言（vhdl Verilog hdl ）將功能以代碼的形式描述實(shí)現(xiàn)。換句話也就是說將實(shí)際的硬件電路功能通過HDL語言描述起來，形成RTL代碼(使用cadence軟件) +~V_^-JG&
仿真驗(yàn)證 >IS4
仿真驗(yàn)證就是檢驗(yàn)編碼設(shè)計(jì)的正確性，仿真驗(yàn)證工具Mentor公司的Modelsim，Synopsys的VCS，還有Cadence的NC-Verilog均可以對(duì)RTL級(jí)的代碼進(jìn)行設(shè)計(jì)驗(yàn)證？（使用Cadence或Modelsim或Synopsys的VCS等軟件） m^oG9&" ;
STA c $1u
Static Timing Analysis（STA），靜態(tài)時(shí)序分析，屬于驗(yàn)證范疇，它主要是在時(shí)序上對(duì)電路進(jìn)行驗(yàn)證，檢查電路是否存在建立時(shí)間（setup time）和保持時(shí)間（hold time）的違例（violation）。一個(gè)寄存器出現(xiàn)這兩個(gè)時(shí)序違例時(shí)，是沒有辦法正確采樣數(shù)據(jù)和輸出數(shù)據(jù)的，所以以寄存器為基礎(chǔ)的數(shù)字芯片功能肯定會(huì)出現(xiàn)問題。（Synopsys的Prime Time） 9C \}bT
形式驗(yàn)證 WuE]pm]c
[attachment=99485]是驗(yàn)證范疇，它是從功能上（STA是時(shí)序上）對(duì)綜合后的網(wǎng)表進(jìn)行驗(yàn)證。常用的就是等價(jià)性檢查方法，以功能驗(yàn)證后的HDL設(shè)計(jì)為參考，對(duì)比綜合后的網(wǎng)表功能，他們是否在功能上存在等價(jià)性。這樣做是為了保證在邏輯綜合過程中沒有改變?cè)?/font>HDL描述的電路功能。（形式驗(yàn)證工具有Synopsys的Formality） rS>.!DiYr,
從設(shè)計(jì)程度上來講，前端設(shè)計(jì)的結(jié)果就是得到了芯片的門級(jí)網(wǎng)表電路 ,C6(
Backend design flow后端設(shè)計(jì)流程： ^!B]V>L-
1、DFT Oey
Ph9^V
Design ForTest，可測(cè)性設(shè)計(jì)。芯片內(nèi)部往往都自帶測(cè)試電路，DFT的目的就是在設(shè)計(jì)的時(shí)候就考慮將來的測(cè)試。DFT的常見方法就是，在設(shè)計(jì)中插入掃描鏈，將非掃描單元（如寄存器）變?yōu)閽呙鑶卧�。關(guān)于DFT，有些書上有詳細(xì)介紹，對(duì)照?qǐng)D片就好理解一點(diǎn)。（DFT工具Synopsys的DFT Compiler） p|gVIsg[-e
2、布局規(guī)劃(FloorPlan) e
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