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芯片設(shè)計工具 IC的設(shè)計過程可分為兩個部分，分別為：前端設(shè)計（也稱邏輯設(shè)計）和后端設(shè)計（也稱物理設(shè)計），這兩個部分并沒有統(tǒng)一嚴格的界限，凡涉及到與工藝有關(guān)的設(shè)計可稱為后端設(shè)計。 前端設(shè)計的主要流程： 1、規(guī)格制定 芯片規(guī)格，也就像功能列表一樣，是客戶向芯片設(shè)計公司（稱為Fabless，無晶圓設(shè)計公司）提出的設(shè)計要求，包括芯片需要達到的具體功能和性能方面的要求。 2、詳細設(shè)計 Fabless根據(jù)客戶提出的規(guī)格要求，拿出設(shè)計解決方案和具體實現(xiàn)架構(gòu)，劃分模塊功能。 3、HDL編碼 使用硬件描述語言（VHDL，Verilog HDL，業(yè)界公司一般都是使用后者）將模塊功能以代碼來描述實現(xiàn)，也就是將實際的硬件電路功能通過HDL語言描述出來，形成RTL（寄存器傳輸級）代碼。 4、仿真驗證 仿真驗證就是檢驗編碼設(shè)計的正確性，檢驗的標準就是第一步制定的規(guī)格�？丛O(shè)計是否精確地滿足了規(guī)格中的所有要求。規(guī)格是設(shè)計正確與否的黃金標準，一切違反，不符合規(guī)格要求的，就需要重新修改設(shè)計和編碼。設(shè)計和仿真驗證是反復(fù)迭代的過程，直到驗證結(jié)果顯示完全符合規(guī)格標準。仿真驗證工具Mentor公司的Modelsim， Synopsys的VCS，還有Cadence的NC-Verilog均可以對RTL級的代碼進行設(shè)計驗證，該部分個人一般使用第一個-Modelsim。該部分稱為前仿真，接下來邏輯部分綜合之后再一次進行的仿真可稱為后仿真。 5、邏輯綜合――Design Compiler 仿真驗證通過，進行邏輯綜合。邏輯綜合的結(jié)果就是把設(shè)計實現(xiàn)的HDL代碼翻譯成門級網(wǎng)表netlist。綜合需要設(shè)定約束條件，就是你希望綜合出來的電路在面積，時序等目標參數(shù)上達到的標準。邏輯綜合需要基于特定的綜合庫，不同的庫中，門電路基本標準單元（standard cell）的面積，時序參數(shù)是不一樣的。所以，選用的綜合庫不一樣，綜合出來的電路在時序，面積上是有差異的。一般來說，綜合完成后需要再次做仿真驗證（這個也稱為后仿真，之前的稱為前仿真）邏輯綜合工具Synopsys的Design Compiler，仿真工具選擇上面的三種仿真工具均可。 6、STA Static Timing Analysis（STA），靜態(tài)時序分析，這也屬于驗證范疇，它主要是在時序上對電路進行驗證，檢查電路是否存在建立時間（setup time）和保持時間（hold time）的違例（violation）。這個是數(shù)字電路基礎(chǔ)知識，一個寄存器出現(xiàn)這兩個時序違例時，是沒有辦法正確采樣數(shù)據(jù)和輸出數(shù)據(jù)的，所以以寄存器為基礎(chǔ)的數(shù)字芯片功能肯定會出現(xiàn)問題。STA工具有Synopsys的Prime Time。 |
