近日，中國科大微電子學(xué)院胡詣?wù)芘c林福江課題組設(shè)計的一款基于全新電荷舵采樣（Charge-SteeringSampling, CSS）技術(shù)的極低抖動毫米波全數(shù)字鎖相環(huán)（CSS-ADPLL）芯片入選2023 Symposium on VLSI Technology and Circuits（以下簡稱VLSI Symposium）。VLSI Symposium是超大規(guī)模集成電路芯片設(shè)計和工藝器件領(lǐng)域最著名的國際會議之一，也是展現(xiàn)IC技術(shù)最新成果的櫥窗，今年VLSI Symposium于6月11日至16日在日本京都舉行。該論文第一作者為我校微電子學(xué)院博士生陶韋臣，胡詣?wù)芙淌跒橥ㄓ嵶髡摺?span style="display:none"> 6vAq&Y{JB'  
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極低抖動毫米波頻率綜合器芯片是實現(xiàn)5G/6G毫米波通信的關(guān)鍵核心模塊，為毫米波通信提供精準(zhǔn)的載波信號。此研究提出的電荷舵采樣技術(shù)，將電荷舵采樣和逐次逼近寄存器型模數(shù)轉(zhuǎn)換器（SAR-ADC）進行了巧妙的結(jié)合，構(gòu)建了一種高鑒相增益，高線性度且具有多bit數(shù)字輸出的數(shù)字鑒相器。CSS-ADPLL的結(jié)構(gòu)十分緊湊（如圖1所示），由電荷舵鑒相器（CSS-PD）、SAR-ADC、數(shù)字濾波器和數(shù)控振蕩器組成，具有優(yōu)異相位噪聲性能，較快的鎖定速度并消耗極低的功耗。 >x]b"@Hkw  
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測試結(jié)果表明，該芯片實現(xiàn)了75.9fs的時鐘抖動與–50.13dBc的參考雜散，并取得了-252.4dB的FoM值，為20GHz以上數(shù)字鎖相環(huán)的最佳水平，芯片核心面積僅為0.044mm2。該研究成果以“An 18.8-to-23.3 GHz ADPLL Based on Charge-Steering-Sampling Technique Achieving 75.9 fs RMS Jitter and -252 dB FoM”為題由博士生陶韋辰在大會作報告。 Wn6~x2